verilog实现ram16*8 （vivado）
module ram_16x2 (input clk, // 时钟信号input we, // 写使能input en, // 使能信号input [3:0] addr, // 地址线input [1:0] datain, // 输入数据线output reg [1:0] dataout // 输出数据线
);// 定义存储器数组reg [1:0] mem [15:0];always (posedge…
数据结构与算法
2024/7/20 20:32:57
